VerilogHDLの難読化

VerilogHDLを難読化に挑戦している。

veribleでつぎのようにすると良さげ。

• verible-verilog-preprocessorでコメント除去
• verible-verilog-obfuscateで信号名のハッシュ化

$ verible-verilog-preprocessor strip-comments test_uart.sv > test_uart.sv
$ verible-verilog-obfuscate < test_uart_noncom.sv > test_uart_obf.sv

難読化後に問題ないかテストしてみるかな…