vivado 2013.1/ISE14.5がリリースされましたね。
早速、インストールしてみました。
ただ、旗艦ノートのHDD容量が足らないので、ISE14.5は外付けHDDにインストールし、vivado 2013.1を旗艦HDDにインストールした。
vivado 2013.1からZynqもサポートされたので、ISEで遊ぶのは当分無いと思って、バッサリ行こう。
Vivadoは今までまともに触ったことなかったので、作りたての縮小回路をaddしてみる。
そしたら、下記のディレクトリにソースがインポートされた。
"プロジェクト名/プロジェクト名.srcs/sources_1/imports/src"
sim onlyのファイルは下記のディレクトリだった。
"プロジェクト名/プロジェクト名.srcs/sim_1/imports/src"
IP Coreとして取り込めるのは、プロジェクトを作った後ではファイルでxcoかxciのみかディレクトリ、または最初の段階で下記の2種類も読み込めるようだ。
.bd:Block Design File
.mld, .slx:System Generator File
"export"に"IP"ってのが、あるので作ってみたらEDIFファイルしか出来なかった。
てっきり、これでIP Coreにするディレクトリ構成を作ってくれるのかと思ったのに・・・
IPについては、Vivadoのインストール場所を見てみると、dbファイルっぽいのかな？
EDKの時とは構成が変わってますね。
uartliteで例に取ると下記の9個のファイルorディレクトリ
data/ip/xilinx/axi_uartlite_v2_0/
axi_uartlite_v2_0.dependencies
bd
component.xml
doc
hdl
ttcl
utils
xgui
このうち、IP Coreの性格を決めてるのはcomoponent.xmlあたりなのかな？
あと、存分にtcl使うようになったね。
そのうち、Vivado対応のIP Core構成も掴まんとなぁ。
ひとまず、EDKは捨てだな。
一昔前にTTLロジック技術者がPLDやFPGAなどのロジック技術者に追いつけなくなったのを目の当たりにしたのが、次はFPGAの小さなロジックしか見えない技術者がFPGAの大きなロジックを見る技術者に追いつけない時期がやってきたかって感じ始めたなぁ。
そして、FPGA設計をするのがハードウェア技術者と思ってるのは既に時代遅れか。
ここまでくれば、ソフトウェア技術者でも簡単に入れそうだ。
もう、FPGA設計なんて完全にソフトウェアと言って良いんだろうなぁ。
シミュレーションはどこかでみたことプログラム名だけど、あまり気にしないでおこう。
シミュレーションできればいいでしょう。
コマンド実行もできるようだけど、食わせるtclの記述が多いような気もするなぁ〜(^-^;
次に早速、Zynqを追加してみた。
Zynqの構成を開いてみると・・・
おおぉ、EDKが開かない。
ついでなので、ZedBoardのプロジェクトファイルを使って、EDKのと比較すると・・・
なんとなく似てるけど、ちょっと違ってる雰囲気。
EDK開かなくなったのは進歩したと思う。
ISE+EDKやPlanAHead+EDKって使いにくい構成だったからなぁ。
