結局、STAで問題なければよいのでどの記述でもいいわけなんだけど、他にいくつか試してみた。

信号名をRSTでないケース

ケース２と同じ記述でRST_NからRSTを削除したものです。

`default_nettype none
`timescale 1ns/1ps

module fftest5
(
    input wire DINX,
    input wire CLK,

    input wire DIN0,
    input wire DIN1,
    input wire DIN2,
    input wire DIN3,
    input wire DIN4,
    input wire DIN5,
    input wire DIN6,

    output reg DOUT
);

reg CLK_DINX;

always @(posedge CLK) begin
    CLK_DINX <= DINX;
end

always @(posedge CLK) begin
    if(!CLK_DINX) begin
        DOUT <= 0;
    end else begin
        DOUT <= DIN0 | (DIN1 & DIN2 & DIN3 & DIN4 & DIN5 & DIN6);
    end
end

endmodule

`default_nettype wire

結果はケース２と同じになりました。

0への初期化はリセットと認識されるんですかね？

三項演算子にしたケース

RST名前もなしに三項演算子で0に初期化するケースです。

`default_nettype none
`timescale 1ns/1ps

module fftest7
(
    input wire DINX,
    input wire CLK,

    input wire DIN0,
    input wire DIN1,
    input wire DIN2,
    input wire DIN3,
    input wire DIN4,
    input wire DIN5,
    input wire DIN6,

    output reg DOUT
);

reg CLK_DINX;

always @(posedge CLK) begin
    CLK_DINX <= DINX;
end

always @(posedge CLK) begin
    DOUT <= (!CLK_DINX)?0:(DIN0 | (DIN1 & DIN2 & DIN3 & DIN4 & DIN5 & DIN6));
end

endmodule

`default_nettype wire

この場合もケース２と同じ結果になった。

0への初期化はRSTとして認識するんですね。

論理に組み込んだケース

初期化するというよりかいネーブル信号に近い形にしたケースです。

`default_nettype none
`timescale 1ns/1ps

module fftest6
(
    input wire DINX,
    input wire CLK,

    input wire DIN0,
    input wire DIN1,
    input wire DIN2,
    input wire DIN3,
    input wire DIN4,
    input wire DIN5,
    input wire DIN6,

    output reg DOUT
);

reg CLK_DINX;

always @(posedge CLK) begin
    CLK_DINX <= DINX;
end

always @(posedge CLK) begin
    DOUT <= CLK_DINX & (DIN0 | (DIN1 & DIN2 & DIN3 & DIN4 & DIN5 & DIN6));
end

endmodule

`default_nettype wire

この場合は次のようになりました。

ケース２に比べてLUTが1個減り、つぎの構成になりました。

• DINXのFF
• DOUTのFF
• (DIN1 & DIN2 & DIN3 & DIN4 & DIN5 & DIN6)のLUT
• CLK_DINX & (DIN0 | 上記の信号)のLUT

だから、なんなのさぁと言われても何もないんですけどね。

「同期/非同期リセットでの生成回路の違い(1)」の合成結果でつぎのようにでていました。

ケース３は同期リセット、ケース４は非同期リセットを想定して記述したものでしたが上記の結果からもケース３にはリセットのFFはなく、ケース4は明示的にFFを置いているのでリセットのFFが存在します。

ケース３は次のように構成されてほしかったのです。

ケース３の場合、記述は同期リセットのつもりなのに非同期リセットなのでRecovery TimeとRemoval Timeを考慮する必要があります。

同期リセットで表現したつもりが合成するとRecovery TimeとRemoval Timeが考慮され、動作周波数が低い合成結果か、または、できないかが発生するかもしれません。

ケース４は同期リセットのつもりだけど記述が非同期リセットっぽくなっているが同期リセットで合成されたのはある意味、棚から牡丹餅なのかもしれません。

太古の昔の言い伝えは今、どうなっているか確認するつもりでしたがもう言い伝えは今の時代には通用しなく、新しい問題が発生しているということがわかりました。

XilinxのツールはRSTの名称がついているとリセット信号として通常の信号とは違う扱いにするようです。

ただ、配置配線もリセットにFFがあるので同期リセットっぽい、FFが無いので非同期リセットっぽいのはCellの設定を見ても判断を付けにくい。

ただ、これらの状況から言えるのはケース２やケース４のようにリセットはFFで叩いてから使うのが良いだろう。

そして、ツールを信用するしかない・・・

BUFGが余っているなら次のようにRSTを2段FFでメタス回避してBUFGを使用して各FFをリセットするのが良いだろう。

次に実際の合成結果を配置の観点から見てみます

ケース０

ケース０の場合、リセットがないので綺麗に1つのCLKで2つのLUTが使われました。

ケース１

ケース１の場合は次のように配置されました。

まずは全体は2つのCLBに別れました。

下側が6つのANDのLUT、上側がリセットとORのLUTです。

ケース２

ケース２も2つのCLBに配置されましたがケース１のように離れた場所ではなく近接のCLBで配置されました。

ケース３

ケース３はケース１と同じように配置されました。

ケース４

ケース４はケース２と同じように配置されました。

よくみると

配置結果を見てみると、ケース３は非同期リセットでケース４は同期リセットになっていました。

同期/非同期を表現する上で次のようにD-FFを用いて解説することが一般的です。

非同期リセット

私自身は次の表現をされているものは全て非同期リセットという認識です。

非同期リセットとはCLKとRSTが動悸していないことを指します。

上図の場合、CLKとRSTが同期しているのは合成ツールしか知りえません。

つまり、CLKとRSTの同期は保証されていません。

同期リセット

それでは同期リセットをどう表現するかというと、私の場合は下図が唯一、同期リセットを認識します。

これはRSTが組み合わせ回路に含まれ、この場合、RSTは必ずCLKに同期します。

もはや、RSTというよりか機能を初期化するための信号になります。

Recovery TimeとRemoval Time

Recovery TimeとRemoval Timeはいわば、Setup TimeとHold Timeに近いものです。

リセットではこの2つのタイミングを考慮します。

このタイミングが全てのFFで同じでないとリセットタイミングのズレが発生します。

非同期リセットはこの2つのタイミングに注意しなければいけません。

同期リセット、非同期リセットについては太古の昔に次のように定義されていた。

• Alteraは非同期リセット推奨
• Xilinxは同期リセット推奨

とくにXilinxは同期リセットのほうが合成に都合がいいとされていた。

それで、今現状はどうなんだろう？と試してみることにした。

対象のRTL

対象のコードは次のように7入力で6つのANDと1つのORを1出力する回路です。

    DOUT <= DIN0 | (DIN1 & DIN2 & DIN3 & DIN4 & DIN5 & DIN6);

このコードで試しているのはXilinxのUltraScale+で合成をかけているからです。

UltraScale+は6入力LUTなので6つのANDで1つのLUTが使われますが他の1つのORとリセットがどうなるか？というところが確認ポイントです。

次の5つのケースを試してみました。

• ケース０：リセットなし
• ケース１：非同期リセット
• ケース２：同期リセット
• ケース３：同期リセット
• ケース４：非同期リセット

ケース０のRTL

このケースはリセットされない回路です。

I/Oは直接ピンに接続します。

`default_nettype none
`timescale 1ns/1ps

module fftest0
(
    input wire RST_N,
    input wire CLK,

    input wire DIN0,
    input wire DIN1,
    input wire DIN2,
    input wire DIN3,
    input wire DIN4,
    input wire DIN5,
    input wire DIN6,

    output reg DOUT
);

always @(posedge CLK) begin
    DOUT <= DIN0 | (DIN1 & DIN2 & DIN3 & DIN4 & DIN5 & DIN6);
end

endmodule

`default_nettype wire

このケースはリセットがないので単純にLUTが2つ使われて構成されるはずです。

![]()

ケース１のRTL

ケース１は非同期リセットです。

`default_nettype none
`timescale 1ns/1ps

module fftest1
(
    input wire RST_N,
    input wire CLK,

    input wire DIN0,
    input wire DIN1,
    input wire DIN2,
    input wire DIN3,
    input wire DIN4,
    input wire DIN5,
    input wire DIN6,

    output reg DOUT
);

always @(posedge CLK or negedge RST_N) begin
    if(!RST_N) begin
        DOUT <= 0;
    end else begin
        DOUT <= DIN0 | (DIN1 & DIN2 & DIN3 & DIN4 & DIN5 & DIN6);
    end
end

endmodule

`default_nettype wire

記述上はCLKとRST_Nの変化点で回路が動くように作ったものです。

![]()

ケース２のRTL

ケース２は同期リセットです。

`default_nettype none
`timescale 1ns/1ps

module fftest2
(
    input wire RST_N,
    input wire CLK,

    input wire DIN0,
    input wire DIN1,
    input wire DIN2,
    input wire DIN3,
    input wire DIN4,
    input wire DIN5,
    input wire DIN6,

    output reg DOUT
);

reg CLK_RST_N;

always @(posedge CLK) begin
    CLK_RST_N <= RST_N;
end

always @(posedge CLK) begin
    if(!CLK_RST_N) begin
        DOUT <= 0;
    end else begin
        DOUT <= DIN0 | (DIN1 & DIN2 & DIN3 & DIN4 & DIN5 & DIN6);
    end
end

endmodule

`default_nettype wire

入力したRST_Nを明示的にCLKで叩き直して回路に適用しています。

![]()

ケース３のRTL

ケース３も同期リセットです。

`default_nettype none
`timescale 1ns/1ps

module fftest3
(
    input wire RST_N,
    input wire CLK,

    input wire DIN0,
    input wire DIN1,
    input wire DIN2,
    input wire DIN3,
    input wire DIN4,
    input wire DIN5,
    input wire DIN6,

    output reg DOUT
);

always @(posedge CLK) begin
    if(!RST_N) begin
        DOUT <= 0;
    end else begin
        DOUT <= DIN0 | (DIN1 & DIN2 & DIN3 & DIN4 & DIN5 & DIN6);
    end
end

endmodule

`default_nettype wire

ケース２と違うところはRST_Nを明示的にCLKで叩いていないところです。

しかし、回路はCLKの変化点でのみ動作するので同期リセット回路を想定した記述です。

ケース４のRTL

ケース４は非同期リセットです。

`default_nettype none
`timescale 1ns/1ps

module fftest4
(
    input wire RST_N,
    input wire CLK,

    input wire DIN0,
    input wire DIN1,
    input wire DIN2,
    input wire DIN3,
    input wire DIN4,
    input wire DIN5,
    input wire DIN6,

    output reg DOUT
);

reg CLK_RST_N;
always @(posedge CLK) begin
    CLK_RST_N <= RST_N;
end

always @(posedge CLK or negedge CLK_RST_N) begin
    if(!CLK_RST_N) begin
        DOUT <= 0;
    end else begin
        DOUT <= DIN0 | (DIN1 & DIN2 & DIN3 & DIN4 & DIN5 & DIN6);
    end
end

endmodule

`default_nettype wire

RST_NをCLKで叩き直しているので同期リセットのように見えますが回路はCLK_RST_Nの変化点でリセットされるように記述しているので同期リセットに見せかけた非同期リセットが想定です。

配置配線結果

配置配線の結果は次のようになりました。

I/Oはリセットなし以外は10本なので間違いありません。

LUTはケース１〜ケース４で変わりません。

FFはケース１とケース３が1個でケース2とケース4が2個です。

FFが1個のときはDOUTのFFのみ構成されています。

FFが2個のときはDOUTとRST_NのFFが構成されて2個になっています。