SystemVerilogのInterface

SystemVerilogでシミュレーションをしていたらInterfaceが見えなかった。

xsimでの話ですけど…

普段はxsimはスクリプトを作成してmakeコマンドで実行してvcdを出力してsurferで眺めるって感じです。

ふと、Interfaceにしている部分が悪さをしてるっぽく見ようと思ったら信号名がない!

ってなって、xsimの場合、interfaceのインスタンス名をvcdに出力するように指定しなければいけないんですね。