ひでみのアイデア帳

くだらないことなんだけど、忘れないために・・・

SystemVerilogお勉強(1)

夏コミ用新刊の入稿も終えたので少し息抜きに来る8/26(土)の「SystemVerilogによるテストベンチ実践会(2017夏)」のために、SystemVerilogのお勉強を実施した。

開始したとか書いちゃうと、継続しなきゃならないので自滅する前に「実施」としてみた。

SystemVerilogってなんですの?

これはググればすぐにでてくるのでググればよいでしょう。

DPI-Cってなんやねん?

Direct Programming Interfaceの略だそうで、SystemVerilogと外部インターフェースとの接続を可能にする機能らしいです。

素晴らしいぃ〜!!!

これだけ覚えとけば、勉強会は乗り切れそうかな?

  • export宣言は、SystemVerilogのtaskやfunctionをCから呼び出すときに使う。
  • import宣言は、Cの関数をSystemVerilogから呼び出すときに使う。

Vivadoでの制限

VivadoでサポートされていないSystemVerilogの構文は以下のものらしいです。

  • エイリアス
  • インターフェイスの配列
  • ダイナミック配列
  • assert 文
  • クラス
  • 仮想ポート
  • 仮想関数
  • パックされていないユニオン
  • ループ内のタグ付きユニオン
  • modport 名を含むインターフェイスへの階層参照 (例 : interface_name.modport_name reference_name)

まぁ、使うようなのある?